2026 年 7 月，RISC-V 从“标准落地”迈向“规模化商用”的关键月。Tenstorrent 在东京发布 TT-Ascalon S——全球首款明确标注符合 RVA23 规范的量产 CPU IP，直指代理式 AI 场景；RISC-V 新版本工具链发布。一系列事件表明，RISC-V 正在 AI 智能体浪潮中重新锚定 CPU 的核心地位。
1.RISC-V 新版本工具链发布
7 月 26 日，GNU 工具链的二进制工具集（Binutils）发布 2.47 版本，其中 Zalasr（Load-Require Store-Release）为 Ratified v1.0（2025-10 批准）、Zvabd、Smpmpmt，以及覆盖整数、bfloat16 和浮点的向量点积（dot product)扩展家族开发中。进迭时空自有的 Xsmtvdot 和 Xsmtvdotii 厂商扩展也在同一版本中合入。同期，GCC 17 编译器代码已支持 -mcpu=spacemit-x100 和 -mtune=spacemit-x100 目标，使开发者可直接使用社区主线 Clang/LLVM 为进迭时空 K3 SoC 的 X100 和 A100 核心编译代码；GCC 已合入 X100 支持。开发者可直接使用社区主线 Clang/LLVM 和 GCC，通过 -mcpu=spacemit-x100 或 -mcpu=spacemit-a100 选择目标核心。 LLVM 支持 X60 调度模型用作未指定微架构时的通用调优参考，LLVM 社区性能跟踪基础设施中也包含搭载 K1/X60 的真实硬件平台。两款核心的自定义 AI 矩阵扩展指令已合入 LLVM、GCC 和 Binutils 上游。
来源：RISC-V International "This Week in RISC-V" / Phoronix，2026 年 7 月 31 日
https://www.linkedin.com/pulse/week-risc-v-july-31-2026-risc-v-international-zzxze https://www.phoronix.com/news/GCC-17-SpacemiT-X100
2.RISC-V International 发布扩展迁移工作流研究，AI 辅助 ISA 合规
7 月 29 日，RISC-V International 在官方博客发布 Featured Work 文章《Conflict to Compliance: RISC-V Extension Migration Across Spec, HW, and SW》。文章由 AiNekko 公司软件工程师 Afonso Oliveira 撰写。提出通过模型上下文协议（MCP）工具连接大语言模型（LLM）加速非合规扩展向合规自定义操作码空间的迁移。第一阶段，智能体检查指令编码，识别与已批准和保留空间的冲突，并提供建议重映射供人工审批；第二阶段，基于审批后的映射生成硬件和软件制品，通过自动化构建－测试循环进行验证。为评估该流程，作者开源了两个 Packed-SIMD 自定义扩展及配套的硬件和软件，包括全系统模拟器、GNU 汇编器支持、Zephyr 运行时支持，以及覆盖超过 140 条迁移指令的 RTL 设计。该成果展示了 AI 辅助作为 ISA 架构师实用工具及硬件软件工程自动化层的可行性。
来源：RISC-V International 官方博客，2026 年 7 月 29 日
https://riscv.org/blog/conflict-to-compliance-risc-v-extension-migration-across-spec-hw-and-sw/
3.Tenstorrent 发布 TT-Ascalon S：首款量产 RVA23 内核，面向代理式 AI
6 月 30 日（日本时间 7 月 1 日报道），由 Jim Keller 领导的 Tenstorrent 在日本东京 TT-Deploy JP 大会上发布 RISC-V CPU IP设计 TT-Ascalon S。作为 Ascalon 处理器家族最新成员，TT-Ascalon S 是一款乱序超标量 4 发射CPU，符合 RVA23 Profile，配置单个 256b 向量单元，拥有 32KB 指令缓存和 64KB 数据缓存，每 GHz 在 SPECint2006 中可得 15 分。该内核以旗舰核心 Ascalon X 一半的面积实现后者 70% 的性能，单位面积性能提升至 1.4 倍，单个cluster可扩展至 8 核，并配备可配置共享 L2 缓存。Tenstorrent 表示该设计针对智能体运行时的混合运算、分支密集，同时覆盖高能效服务器、网络与存储 SoC、数据中心边缘部署等场景。在生态层面，Tenstorrent 已完成 GCC、LLVM、Qemu 三大主流工具链的全线适配并提交上游。大会同期展示 Galaxy Blackhole 超级集群基准测试：在 Kimi K2.6 上实现 900 Token/s/user。
来源： https://tenstorrent.com/newsroom/tenstorrent-sets-new-performance-records-launches-tt--ascalon-s
4.WAIC 2026 举办两场 RISC-V 专题论坛，发布产业生态标准体系
7 月 17 日，2026 世界人工智能大会（WAIC 2026）在上海开幕，同期举办两场 RISC-V 专题论坛。7 月 17 日下午的"RISC-V 与 AI 融合发展论坛"由国家互联网信息办公室信息化发展局、中国科学院战略高技术研究局负责同志出席并致辞，公开发布 RISC-V 典型案例，包括 UCAgent、RuyiAI 等国产 RISC-V 开源生态项目及雄安新区 RISC-V 创新场景。中电标协 RISC-V 工作委员会正式发布 RISC-V 产业生态标准体系，涵盖指令集、安全可信、基础软件、测试评估和产业链五大领域，在 RVA23 规范奠定的国际标准基础上推动产业生态标准的本土化落地。7 月 18 日上午，由上海开放处理器产业创新中心（SOPIC）和芯原股份联合主办的"RISC-V 和物理智能论坛"在张江科学会堂举办，围绕高性能 RISC-V CPU、端侧 AI、具身机器人、物联网、智能汽车等热点方向展开，1200 位嘉宾报名、近 20 万人次观看线上直播。工委会还与中国科学院软件研究所共建"如意社区"，联合 24 家产学研单位共建 RISC-V 原生软件栈，推动超过 100 款软件的适配和优化，如意 OS 已在 AI 平板、AI PC 等终端设备落地。此外，OpenHarmony 6.0 for RISC-V 桌面首次启动成功，进迭时空与中国科学院软件所联合发布 RISC-V+OpenHarmony 5.0 原生解决方案，深圳市“开源鸿蒙/RISC-V”产业联盟正式成立。
来源：中国网信网 / 芯原 VeriSilicon / RISC-V 工委会，2026 年 7 月 17-18 日
https://www.cac.gov.cn/2026-07/17/c_1786032891711654.htm https://weibo.com/ttarticle/p/show?id=2309405323144692367486 https://new.qq.com/rain/a/20260715A03XME00
5.HFI 为 RISC-V 主板提供标准化开机固件体验
7 月，HFI（Harmonic Firmware Initiative）项目持续推进，致力于为 RISC-V 主板提供通用的、标准化的开机固件体验。类似于 x86 架构在系统启动时立即初始化显卡以提供显示，以及提供 BIOS 设置实用程序进行系统配置，HFI 也试图为 RISC-V 架构实现同样的功能。受 QNX 启发的 RISC-V 操作系统 QSOE 的开发者们正在积极推动 HFI 技术发展，旨在改善 RISC-V 硬件的初始启动/上电体验。HFI 的首个目标平台是 SiFive HiFive Unmatched 开发板。该项目的推进将填补 RISC-V 在标准化固件体验方面的空白，为终端用户提供更友好的开箱即用体验。
来源：RISC-V 双周报（20260724），2026 年 7 月
https://www.x-techcon.com/article/167611.html
本综述基于公开信息整理，所有数据与事件均已标注来源。部分信息可能存在时效性差异，建议读者以原始出处为准。
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