2026 年 1 月 31 日，香山团队正式开源其高性能内存控制器 IP，代号 “玉泉”，相关仓库为 https://github.com/OpenXiangShan/YuQuan。其中，DDR4 控制器 IP 代号为“白杨”。这对于香山处理器项目及其内存子系统研究具有里程碑式的意义。

“为何要研究高性能内存控制器？” 这一问题的核心，直指计算机体系结构领域存在多年的 “内存墙”（Memory Wall）问题。

随着 CPU 计算能力持续飞速提升，内存子系统的性能瓶颈日益凸显。CPU 频率的增长并未带来系统整体性能的同步提升，原因在于内存性能的发展速度远落后于处理器。这种 “木桶效应” 使得访存延迟成为制约整个系统性能的关键瓶颈。在大数据与人工智能时代，这一矛盾尤为突出。

为了缓解 “内存墙” 问题，研究者提出了多种方案。其中，高性能内存控制器作为关键技术之一，能够有效提升内存访问效率、降低延迟、提高带宽利用率，从而减轻其对系统性能的制约。与此同时，香山开源处理器核已快速演进至第三代（“昆明湖”），其内存访问路径持续升级，各级缓存（L1-L2-L3）的架构与性能也在不断优化。

然而，作为连接处理器与内存的关键部件，内存控制器在开源生态中仍处于相对 “简单”（“dumb”）的状态。它的性能优化直接影响处理器核所能发挥的性能上限，但当前缺少与处理器架构进行联合优化的创新方案，国内外现有的开源项目也未能满足对高性能内存控制器 IP 的需求。现阶段，内存控制器 IP 的状态为：

• ? Synopsys：提供 DDR4/DDR5/LPDDR5/HBM 等 IP 授权
• ? Cadence：提供 LPDDR6/5X /HBM4 等 IP 授权
• ? Alphawave：提供 HBM3/UCIe/CXL 等 IP 授权
• ? Rambus：提供 DDR3/DDR4/GDDR6/HBM3 等 IP 授权
• ? ARM/Intel/Qualcomm：通常将内存控制器作为芯片组的一部分提供，需购买其芯片获取

• ? LiteDRAM：由法国研究团队开发，面向轻量级应用，受限于高速 SerDes 的使用，最高仅支持 1250MT/s，相当于 DDR3 水平
• ? OPRECOMP：由欧盟项目资助，德国研究团队负责DDR控制器开发，提供 AXI 接口，但仅支持单次突发传输，无法支持cacheline粒度访问，面向FPGA设计，最高支持 DDR4-1600，不具备流片能力
• ? OpenDRAM：由加拿大研究团队开发，论文于2025年12月发表于TRETS(体系结构B刊)，需借用 Xilinx MIG 的 AXI 接口代码并与 Xilinx PHY 配合使用，同样不支持流片

现在，香山采用的流片方案是使用商用 DDR4/DDR5 内存控制器 IP。

然而，对于香山处理器生态而言，这种流片方法存在一些问题：

• ? 成本高昂：先进工艺节点的 DDR5 IP 授权费用极其昂贵。
• ? 优化困难：难以结合香山处理器核独特的访存特征进行针对性优化。商用 IP 动辄数百个的可配置参数，也缺乏科学的设计空间探索方法来进行有效调优。

例如，香山核访问内存控制器接口的某程序流访存地址特征如下图所示。如果内存控制器可以由我们进行设计，就可针对性地开发功能，来适配流预取访存。

那么，为什么当前没有开源可流片的高性能内存控制器 IP 呢？这其中的原因是多方面的。内存控制器 IP 非常复杂，庞大的系统级开发带来了巨大的验证工作量。在设计本身，由于 DDRx SDRAM 颗粒特性，data retention 需要复杂的刷新、调度控制机制，同时还需要适配不同 PHY 厂商实现的差异性。

这也是香山开源内存控制器 IP 自主演进最大的挑战。为了解决这些问题，我们面临一个核心挑战：如何加速设计与验证？

针对上述挑战，“白杨” IP 在设计之初就设定了明确目标：填补从一般性开源 MC IP 到可供开源生态自主演进的高性能 MC IP 之间的技术鸿沟。其设计方案通过将问题分解、融合、提炼，可以将七个待解决难点转化为四项研究问题，即MC支持参数化、可配置，支持模块化分解和复用，支持动态刷新、动态调度、缓存、预取等高级特性，支持DFIx、AXI4等总线协议。

同时，我们还开发了一整套验证工具集：

采用这些已经在香山处理器上充分验证的敏捷开发思想，“白杨” IP 采用模块化、可配置的架构设计。除了实现内存控制器的基本功能外，还集成了多项高级特性：

• ? 软件可配置：通过 APB 接口，软件可以访问和配置内存控制器内部的寄存器，从而灵活支持各种 DDR 配置。
• ? 时序与调度解耦：将 DDR 时序逻辑与事务调度器（Scheduler）解耦。这种设计使得调度器逻辑可以在不同的 DDR 配置中复用，提高了设计灵活性和可维护性。
• ? 高级功能模块：集成了动态刷新、智能调度、缓存及预取等高级功能模块，显著提升了内存控制器的性能。

目前，“白杨” IP 已取得重要的阶段性成果。在功能方面，我们已经在帕拉丁（Palladium）硬件仿真平台上，成功将 “白杨” 与香山第三代 “昆明湖” 处理器核集成，并正常启动了 Linux 操作系统及其他测试应用，证明了其功能的正确性与稳定性。

在性能方面，集成了 “昆明湖” 核与 “白杨” 内存控制器的系统，在 SPEC CPU2006 基准测试中取得了超过 14 分 / GHz 的成绩，性能水平已接近商用内存控制器 IP，展现出强大的竞争力。

MCSim 模拟器，用于设计空间探索

MCSim 是一个基于 “白杨” RTL 开发的周期精确 C++ 模拟器，它与 FPGA 开发同步推进，并与最终的 RTL 仿真结果高度对齐，绝对误差小于 5%。MCSim 支持直接注入访存踪迹（Trace）或连接 GEM5 等全系统模拟器，不仅用于内存控制器本身的设计空间探索（如评估虚通道、预取策略等），也成为研究香山处理器核访存行为的重要平台。

FAMSE (FPGA-Based and Cycle-Accurate Memory System Emulator with Real DRAM)

FAMSE 创新性地解决了传统 FPGA 验证中 CPU 与内存控制器频率严重 “倒挂” 的失真问题。通过实现 DFI 接口与商用 FPGA 的 MIG PHY 接口之间的协议转换，FAMSE 能够以真实的频率比例（例如模拟 CPU 3.2 GHz 配合 DDR4-3200）在板卡上运行，为性能评估提供了可靠的环境。

OTT, 用于海量 Trace 注入的压力测试

针对海量压力测试和复杂故障定位的难点，OTT（海量踪迹注入压力测试工具） 应运而生。它摒弃了传统需要集成完整 CPU 核进行复杂负载测试或依赖简单固定模式测试的方法，而是将采集自真实应用程序的巨量访存踪迹直接、高速地注入内存控制器，从而在无需 CPU 参与的情况下，在板卡上实现长时间、满带宽、基于真实场景的压力测试，极大地提升了验证效率和故障复现、定位的能力。这套覆盖模拟、仿真和硬验证各阶段的工具集，共同构成了 “白杨” IP 敏捷开发和高质量交付的坚实基石。

结语

“白杨”高性能内存控制器IP的成功开源，标志着香山处理器项目在突破“内存墙”瓶颈、实现关键IP自主可控的道路上迈出了坚实的一步。它不仅是开源硬件生态在核心基础设施领域取得的重要突破，更验证了香山团队依托敏捷设计、创新验证工具链和开放协作，系统性地攻克复杂高性能IP开发难题的全新模式。“白杨”以其先进的架构设计、接近商用水平的性能表现，以及配套的完整验证解决方案，为开源处理器生态提供了坚实可靠的内存子系统基础。随着流片验证的推进和对DDR5等新标准的持续演进，“白杨”将继续成长，与香山处理器核深度协同，共同推动开源高性能计算体系的繁荣发展。