近日，国内首颗基于开源 RISC-V 内核设计的车规级 MCU 芯片——紫荆半导体 M100 正式发布。作为推动 RISC-V 创新链与产业链融合的核心引擎，北京开源芯片研究院（以下简称“开芯院”）对这一突破性成果的落地表示热烈祝贺。紫荆 M100 的成功发布，不仅标志着我国在车规芯片自主可控领域迈出关键一步，更印证了开源 RISC-V 架构在高端工业与汽车电子领域的产业化潜力，为全球 RISC-V 生态的规模化发展注入强劲动力。
开芯院首席科学家包云岗表示，紫荆 M100 作为全球首款实现量产上车的 RISC-V 汽车芯片，是 RISC-V 在汽车领域实现产业落地的重要里程碑，也是 RISC-V 支撑我国汽车芯片国产化的重要成果。
北京开源芯片研究院作为 RISC-V 生态建设的核心力量，已构建起覆盖中高安全等级需求的车规级系列IP——CG EDGE-3 与 CG EDGE-5-Sa。两大系列 IP 不仅在性能、PPA（功耗-性能-面积）上实现对传统 ARM 架构的超越，更依托“紫荆 M100”芯片完成全球首款 RISC-V 车规级芯片量产上车，为汽车电子国产化提供从核心IP到终端应用的完整解决方案。
目前，开芯院 RISC-V 处理器核 CG EDGE-3 已应用于长城汽车 RISC-V 车规级 MCU 芯片“紫荆 M100”，作为首颗基于 RISC-V 内核设计并量产上车的车规级 MCU 芯片，采用项目联合研发模式，基于长城汽车需求定义由开芯院负责 RISC-V 内核的研发、优化及定制，助力长城汽车迈入“芯”时代。
开芯院最新车轨级处理器 IP CG EDGE-5-Sa 在性能、PPA 与安全的全面突破，以“高性能、高安全、高灵活”为核心，对标 ARM R52+，采用先进的双发射多级变长流水线设计，支持可配置的 split/lock 双核锁步模式，在同工艺下主频、面积较 R52+ 有显著提升，性能表现突出；
CoreMark 跑分 > 6.5 分/MHz；
Dhrystone 跑分> 3 DMIPS/MHz（ground-rules），> 7 DMIPS/MHz（best-effort）
开芯院 CG EDGE-5-Sa 完全兼容 RISC-V M、S、U 三种特权模式，支持单/双精度浮点单元（FPU）、RVV 1.0 向量扩展以及部分整数指令集扩展，具备丰富的功能安全与可靠性特性。
从流程到产品的全认证保障。
开芯院依据 ISO 26262 标准，构建了满足汽车功能安全最高等级 ASIL-D 要求的产品开发流程体系，该体系覆盖功能安全管理、系统及软硬件开发全生命周期，且已通过 ASIL-D 流程认证。基于此体系，开芯院完成 RISC-V 处理器核 CG EDGE-3 及配套软件安全库研发，并于 2024 年 12 月 26 日获国家新能源汽车技术创新中心颁发的 ISO 26262 ASIL-B 功能安全产品认证证书，充分证明该处理器核及软件安全库符合 ASIL-B 级别的技术规范。
目前开芯院 RISC-V 车规级系列处理器IP已正式开放评估与授权，开芯院将提供完整的 RTL 源码、验证环境、用户手册及技术支持与集成适配服务，支持快速集成与认证。感兴趣的开发者与企业可联系郭老师18310238237（同微信）。
关于北京开源芯片研究院
近年来，RISC-V 快速发展，已经成为当前国际科技竞争的焦点。为提升我国集成电路设计水平，建设与国际开源社区对接的技术平台，北京市和中国科学院高度重视 RISC-V 发展，组织国内一批行业龙头企业和顶尖科研单位于 2021 年 12 月 6 日发起成立北京开源芯片研究院。研究院以开源开放凝聚产业发展共识，以协同创新激发应用牵引潜力，着力推进 RISC-V 创新链和产业链的加速融合，加速科技创新成果产业化落地，加快打造全球领先的 RISC-V 产业生态。
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